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系统芯片晶体设计工艺技术故障测试硬度计
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系统芯片晶体设计工艺技术故障测试硬度计半导体工艺技术的不断进步使大型的和复杂的系统芯片的设计成为可能。一方面,先进工艺的使用有助于满足现代电子产业关于计算处理能力、速度、芯片尺寸和形状系数的需求;另一方面,它也带来几项测试的挑战。这些测试挑战中的一部分与测试数据容量和测试模式大小有关,是由于芯片庞大的尺寸所造成的,其他的测试挑战是新出现的并且不易理解,其中一个关键的挑战就是小延迟缺陷的测试和诊断。如果小延迟缺陷发生在关键路径上,则它们会引起电路的即刻失效,而如果它们发生在非关键路径上也会引起主要的质量问题。需要重点强调的就是,小延迟缺陷并不是半导体产业中新出现的一种现象,它们也存在于较老的工艺节点中。但是在先进的节点中,它们的重要性和对产品质量的影响显著增加。在现今的数千兆赫级以及数百万级晶体管设计中,对小延迟缺陷的测试是在产品很短的生命跨度期间确保产品质量的关键所在。 传统的测试方法例如固定型故障测试以及过渡故障测试,它们确实能够对大部分缺陷产生很高的覆盖率。但是在固定型故障测试无法覆盖小延迟缺陷的地方,过渡故障测试也无法锁定并检测所有种类的小延迟缺陷。例如,在非常短的路径上的小延迟缺陷很有可能无法被传统的过渡故障模式所检测到,因为传统的过渡故障模式通常沿着简单的可测路径而生成,这可能是短的、中间长度的或是长的路径。路径延迟模式可以提供小延迟缺陷很好的覆盖率,但随着设计复杂度的增加,它们也会遭受路径数量的指数型增长。简言之,对小延迟缺陷的高质量的测试需要特殊的(通常是专用的)测试方法,这些方法可以分为三个基本类别:①时序敏感模式生成;②超速测试;③基于模式/故障选择的混合型技术。本书对用于工业界的以及为测试小延迟缺陷而由学术界所提出的不同的测试方法进行了详细的分析

 


 
 
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